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187
rtl/Demosaic/Demosaic2.sv
Normal file
@@ -0,0 +1,187 @@
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`timescale 1ns/1ps
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module Demosaic2 #(
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parameter reg [15:0] IM_WIDTH = 512, // 图像宽度
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||||
parameter reg [15:0] IM_HEIGHT = 256, // 图像高度
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||||
parameter reg [ 1:0] RAW_TYPE = 3, // 0:grbg 1:rggb 2:bggr 3:gbrg
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parameter reg [ 4:0] DATA_SIZE = 16
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) (
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// 基本信号
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input wire clk,
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input wire reset,
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// 数据输入信号
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input wire in_en,
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input wire [DATA_SIZE - 1:0] in_data [3], // 数据输入线，0、1、2分别表示第一、二、三行
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output wire out_ready, // 数据请求线，高电平：请求三个数据，直到读取完才拉低
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output wire out_receive,
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// en: 输出数据有效信号，高电平有效
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input wire in_ready,
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||||
input wire in_receive,
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||||
output reg out_en,
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output reg [DATA_SIZE - 1:0] out_r,
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output reg [DATA_SIZE - 1:0] out_g,
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||||
output reg [DATA_SIZE - 1:0] out_b
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);
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||||
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||||
// 常量，包括状态机
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// localparam IM_SIZE = IM_HEIGHT * IM_WIDTH;
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localparam reg [2:0] READ_DATA = 0;
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localparam reg [2:0] COLOR_GEN = 1;
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localparam reg [2:0] SEND_DATA = 2;
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localparam reg [2:0] SLIDE_WINDOW = 3;
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// 寄存器
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reg [2:0] state, nextState;
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reg [15:0] data_cache[9]; // 缓存颜色数据，行列3x3
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reg [15:0] pos_x, pos_y; // 滑动窗口左上角位置
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||||
reg [2:0] cnt_data; // 记录输入数据数量，最大值256
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reg [1:0] raw_type;
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reg [15:0] red, blue, green;
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// 三段状态机实现，窗口滑动，颜色计算
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// 状态切换
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always @(posedge clk) begin
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if (reset) state <= READ_DATA;
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else state <= nextState;
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end
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// 下一状态更新
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always @(*) begin
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case (state)
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// 记录够3x3个数据后，进行rgb转换
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READ_DATA: nextState = (cnt_data >= 3) ? COLOR_GEN : READ_DATA;
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COLOR_GEN: nextState = SEND_DATA;
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SEND_DATA: nextState = (in_receive) ? SLIDE_WINDOW : SEND_DATA;
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SLIDE_WINDOW: nextState = READ_DATA;
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default: nextState = READ_DATA;
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endcase
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||||
end
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// 请求数据
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assign out_ready = (cnt_data <= 2 && !in_en && state == READ_DATA && !reset) ? 1 : 0;
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// 收到数据
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assign out_receive = (in_en && state == READ_DATA && !reset) ? 1 : 0;
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// 各状态执行的操作
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always @(posedge clk) begin
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if (reset) begin
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// 外部输出初始化
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out_en <= 0;
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out_r <= 0;
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out_g <= 0;
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out_r <= 0;
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||||
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// 内部寄存器初始化
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pos_x <= 0;
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pos_y <= 0;
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cnt_data <= 0;
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raw_type <= RAW_TYPE;
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||||
end else begin
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||||
// 状态机执行
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case (state)
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// 读取数据
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READ_DATA: begin
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||||
if (in_en) begin
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||||
data_cache[0 + cnt_data * 3] <= in_data[0];
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||||
data_cache[1 + cnt_data * 3] <= in_data[1];
|
||||
data_cache[2 + cnt_data * 3] <= in_data[2];
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||||
|
||||
cnt_data <= cnt_data + 1;
|
||||
end
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||||
end
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||||
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||||
COLOR_GEN: begin
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||||
// 生成rgb图像
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// data case 0 case 1 case 2 case 3
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// 0 3 6 G R G R G R B G B G B G
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// 1 4 7 B G B G B G G R G R G R
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// 2 5 8 G R G R G R B G B G B G
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||||
case (raw_type)
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||||
0: begin // Missing B, R on G
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||||
blue <= (data_cache[1] + data_cache[7]) >> 1;
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||||
red <= (data_cache[3] + data_cache[5]) >> 1;
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||||
green <= data_cache[4];
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||||
end
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||||
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1: begin // Missing G, R on B
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||||
green <= (data_cache[1] + data_cache[3] + data_cache[5] + data_cache[7]) >> 2;
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||||
red <= (data_cache[0] + data_cache[2] + data_cache[6] + data_cache[8]) >> 2;
|
||||
blue <= data_cache[4];
|
||||
end
|
||||
|
||||
2: begin // Missing G, B on R
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||||
green <= (data_cache[1] + data_cache[3] + data_cache[5] + data_cache[7]) >> 2;
|
||||
blue <= (data_cache[0] + data_cache[2] + data_cache[6] + data_cache[8]) >> 2;
|
||||
red <= data_cache[4];
|
||||
end
|
||||
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||||
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||||
3: begin // Missing B, R on G
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||||
red <= (data_cache[1] + data_cache[7]) >> 1;
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||||
blue <= (data_cache[3] + data_cache[5]) >> 1;
|
||||
green <= data_cache[4];
|
||||
end
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||||
default: ;
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||||
endcase
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||||
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||||
case (raw_type)
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||||
0: raw_type <= 1;
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||||
1: raw_type <= 0;
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||||
2: raw_type <= 3;
|
||||
3: raw_type <= 2;
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endcase
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||||
end
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SEND_DATA: begin
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if (in_ready && !in_receive) begin
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out_en <= 1;
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out_r <= red;
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||||
out_b <= blue;
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||||
out_g <= green;
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||||
end else out_en <= 0;
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||||
end
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SLIDE_WINDOW: begin
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// 记录位置寄存器自增，并处理缓存数据
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pos_x <= pos_x + 1;
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||||
if (pos_x >= IM_WIDTH - 2 - 1) begin
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cnt_data <= 0;
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||||
pos_x <= 0;
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||||
pos_y <= pos_y + 1;
|
||||
if (pos_y >= IM_HEIGHT - 2 - 1) begin
|
||||
pos_y <= 0;
|
||||
end
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||||
// 换行后切换Bayer格式
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||||
if (pos_y % 2 == 1) begin
|
||||
raw_type <= RAW_TYPE;
|
||||
end else begin
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||||
case (RAW_TYPE)
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||||
0: raw_type <= 2;
|
||||
1: raw_type <= 3;
|
||||
2: raw_type <= 0;
|
||||
3: raw_type <= 1;
|
||||
default: ;
|
||||
endcase
|
||||
end
|
||||
end else begin
|
||||
cnt_data <= 2;
|
||||
|
||||
// 窗口右移
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data_cache[0] <= data_cache[3];
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||||
data_cache[1] <= data_cache[4];
|
||||
data_cache[2] <= data_cache[5];
|
||||
data_cache[3] <= data_cache[6];
|
||||
data_cache[4] <= data_cache[7];
|
||||
data_cache[5] <= data_cache[8];
|
||||
end
|
||||
end
|
||||
|
||||
default: ;
|
||||
endcase
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
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||||
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56
rtl/Demosaic/Windows.sv
Normal file
56
rtl/Demosaic/Windows.sv
Normal file
@@ -0,0 +1,56 @@
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`timescale 1ns / 1ps
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module Windows #(
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||||
parameter reg [ 4:0] DATA_WIDTH = 16 // 输入/输出数据位宽
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)(
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// 基本信号
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input wire clk,
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input wire reset,
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// 数据线
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||||
input wire [DATA_WIDTH - 1:0] in_data [3], // 0、1、2分别表示第一、二、三行
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output reg [DATA_WIDTH - 1:0] out_data [3*3], // 数据输出线
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// 有效信号
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input wire in_valid, // 上一模块输出数据有效
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output wire out_valid, // 当前模块输出数据有效
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// 准备信号
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input wire in_ready, // 下一模块可接受新数据
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||||
output wire out_ready // 当前模块可接收新数据
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);
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||||
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||||
localparam PIPILINE = 3;
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||||
reg [PIPILINE-1:0] pipeline_valid;
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||||
//out_ready ：只要本模块可以接收数据就一直拉高
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assign out_ready = (pipeline_valid != {PIPILINE{1'b1}}) | ((pipeline_valid == {PIPILINE{1'b1}}) && in_ready);
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||||
//out_valid ：只要本模块可以发出数据就一直拉高
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||||
assign out_valid = (pipeline_valid == {PIPILINE{1'b1}});
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||||
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||||
integer i;
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||||
always @(posedge clk) begin
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||||
if(reset) begin
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||||
for(i=0;i<9;i=i+1) out_data[i] <= 0;
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||||
pipeline_valid <= 0;
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||||
end else begin
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||||
if((pipeline_valid != {PIPILINE{1'b1}}) || ((pipeline_valid == {PIPILINE{1'b1}}) && in_ready))begin
|
||||
pipeline_valid[0] <= in_valid;
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||||
out_data[6] <= in_data[0];
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||||
out_data[7] <= in_data[1];
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||||
out_data[8] <= in_data[2];
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||||
end
|
||||
if((pipeline_valid[2] == 0) || (pipeline_valid[1] == 0) || ((pipeline_valid == {PIPILINE{1'b1}}) && in_ready))begin
|
||||
pipeline_valid[1] <= pipeline_valid[0];
|
||||
out_data[3] <= out_data[6];
|
||||
out_data[4] <= out_data[7];
|
||||
out_data[5] <= out_data[8];
|
||||
end
|
||||
if((pipeline_valid[2] == 0) || ((pipeline_valid == {PIPILINE{1'b1}}) && in_ready))begin
|
||||
pipeline_valid[2] <= pipeline_valid[1];
|
||||
out_data[0] <= out_data[3];
|
||||
out_data[1] <= out_data[4];
|
||||
out_data[2] <= out_data[5];
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
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