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2.3 KiB
Verilog
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Verilog
`timescale 1ns/1ps
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module isp #(
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parameter IN_WIDTH = 1936,
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parameter IN_HEIGHT = 1088,
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parameter OUT_WIDTH = 640,
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parameter OUT_HEIGHT = 480,
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parameter COLOR_DEPTH = 8,
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parameter RAW_TYPE = 3 // 0:grbg 1:rggb 2:bggr 3:gbrg
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) (
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// 基本信号
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input wire clk,
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input wire reset,
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// 数据输入信号
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input wire data_en,
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input reg [15:0] data_in [2:0], // 数据输入线，0、1、2分别表示第一、二、三行
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output reg data_que, // 数据请求线，高电平：请求三个数据，直到读取完才拉低
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output wire out_clk,
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output wire out_en,
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output reg [3 * COLOR_DEPTH - 1:0] data_out
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);
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// 三通道合成RGB图像
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wire rgb_en;
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wire [15:0] im_red, im_green, im_blue;
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// 任意比例缩放图像
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reg scale_in_en;
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wire scale_in_que; // scaler 请求数据
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reg [3 * COLOR_DEPTH - 1:0] scale_in_data;
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// 写入RAM
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// wire RAM_in_en;
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// wire RAM_in_que; // RAM 请求数据
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// wire [3 * COLOR_DEPTH - 1:0] RAM_in_data;
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always @(clk)
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out_clk <= clk;
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demosaic2 #(
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.IM_WIDTH(IN_WIDTH),
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.IM_HEIGHT(IN_HEIGHT),
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.RAW_TYPE(RAW_TYPE)
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) CFA (
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.clk(clk),
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.reset(reset),
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.data_en(data_en),
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.data_in(data_in),
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.data_que(data_que),
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.out_en(rgb_en),
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.out_r(im_red),
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.out_g(im_green),
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.out_b(im_blue)
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);
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chanels_to_RGB merge_toRGB(
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.clk(clk),
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.reset(reset),
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.in_en(rgb_en),
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.data_in({im_red, im_green, im_red}),
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.data_que(scale_in_que),
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.out_en(scale_in_en),
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.data_out(scale_in_data)
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);
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crop #(
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.OUT_WIDTH(OUT_WIDTH),
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.OUT_HEIGHT(OUT_HEIGHT),
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.COLOR_DEPTH(COLOR_DEPTH)
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) crop_process (
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.clk(clk),
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.reset(reset),
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.in_en(scale_in_en),
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.in_que(scale_in_que),
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.data_in(scale_in_data),
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.out_en(out_en),
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.data_out(data_out)
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);
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// RGB_to_RAM write_to_RAM (
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// .clk(clk),
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// .reset(reset),
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// .in_en(RAM_in_en),
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// .in_que(RAM_in_que),
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// .data_in(RAM_in_data),
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// .write_que(out_que),
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// .write_en(out_en),
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// .data_write(data_out)
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// );
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endmodule
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