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# 实验001:基础逻辑门电路
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## 实验目的
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本实验旨在帮助学生理解基础逻辑门的工作原理,包括与门、或门、非门等基本逻辑运算。
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## 实验内容
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### 1. 与门(AND Gate)
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与门是一个基本的逻辑门,当所有输入都为高电平(1)时,输出才为高电平(1)。
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### 2. 或门(OR Gate)
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或门是另一个基本的逻辑门,当任意一个输入为高电平(1)时,输出就为高电平(1)。
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### 3. 非门(NOT Gate)
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非门是一个反相器,输入为高电平时输出为低电平,反之亦然。
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## 实验步骤
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1. 打开 FPGA 开发环境
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2. 创建新的项目文件
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3. 编写 Verilog 代码实现各种逻辑门
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4. 进行仿真验证
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5. 下载到 FPGA 板进行硬件验证
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## 预期结果
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通过本实验,学生应该能够:
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- 理解基本逻辑门的真值表
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- 掌握 Verilog 代码的基本语法
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- 学会使用 FPGA 开发工具进行仿真
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## 注意事项
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- 确保输入信号的电平正确
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- 注意时序的约束
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- 验证结果时要仔细对比真值表
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