# 实验001：基础逻辑门电路

## 实验目的

本实验旨在帮助学生理解基础逻辑门的工作原理，包括与门、或门、非门等基本逻辑运算。

## 实验内容

### 1. 与门（AND Gate）
与门是一个基本的逻辑门，当所有输入都为高电平（1）时，输出才为高电平（1）。

### 2. 或门（OR Gate）
或门是另一个基本的逻辑门，当任意一个输入为高电平（1）时，输出就为高电平（1）。

### 3. 非门（NOT Gate）
非门是一个反相器，输入为高电平时输出为低电平，反之亦然。

## 实验步骤

1. 打开 FPGA 开发环境
2. 创建新的项目文件
3. 编写 Verilog 代码实现各种逻辑门
4. 进行仿真验证
5. 下载到 FPGA 板进行硬件验证

## 预期结果

通过本实验，学生应该能够：
- 理解基本逻辑门的真值表
- 掌握 Verilog 代码的基本语法
- 学会使用 FPGA 开发工具进行仿真

## 注意事项

- 确保输入信号的电平正确
- 注意时序的约束
- 验证结果时要仔细对比真值表