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# 实验002：组合逻辑电路设计
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## 实验目的
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本实验旨在让学生学习如何设计和实现复杂的组合逻辑电路，掌握多个逻辑门的组合使用。
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## 实验内容
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### 1. 半加器设计
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设计一个半加器电路，实现两个一位二进制数的加法运算。
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### 2. 全加器设计
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在半加器的基础上，设计全加器电路，考虑进位输入。
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### 3. 编码器和译码器
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实现简单的编码器和译码器电路。
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## 实验要求
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1. 使用 Verilog HDL 编写代码
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2. 绘制逻辑电路图
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3. 编写测试用例验证功能
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4. 分析电路的延时特性
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## 评估标准
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- 电路功能正确性 (40%)
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- 代码质量和规范性 (30%)
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- 测试覆盖率 (20%)
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- 实验报告 (10%)
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## 参考资料
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- 数字逻辑设计教材第3-4章
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- Verilog HDL 语法参考手册
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