# 实验002：组合逻辑电路设计

## 实验目的

本实验旨在让学生学习如何设计和实现复杂的组合逻辑电路，掌握多个逻辑门的组合使用。

## 实验内容

### 1. 半加器设计
设计一个半加器电路，实现两个一位二进制数的加法运算。

### 2. 全加器设计
在半加器的基础上，设计全加器电路，考虑进位输入。

### 3. 编码器和译码器
实现简单的编码器和译码器电路。

## 实验要求

1. 使用 Verilog HDL 编写代码
2. 绘制逻辑电路图
3. 编写测试用例验证功能
4. 分析电路的延时特性

## 评估标准

- 电路功能正确性 (40%)
- 代码质量和规范性 (30%)  
- 测试覆盖率 (20%)
- 实验报告 (10%)

## 参考资料

- 数字逻辑设计教材第3-4章
- Verilog HDL 语法参考手册