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server/exam/EXP001/doc.md

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+# 实验001：基础逻辑门电路
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+## 实验目的
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+本实验旨在帮助学生理解基础逻辑门的工作原理，包括与门、或门、非门等基本逻辑运算。
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+## 实验内容
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+### 1. 与门（AND Gate）
+与门是一个基本的逻辑门，当所有输入都为高电平（1）时，输出才为高电平（1）。
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+### 2. 或门（OR Gate）
+或门是另一个基本的逻辑门，当任意一个输入为高电平（1）时，输出就为高电平（1）。
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+### 3. 非门（NOT Gate）
+非门是一个反相器，输入为高电平时输出为低电平，反之亦然。
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+## 实验步骤
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+1. 打开 FPGA 开发环境
+2. 创建新的项目文件
+3. 编写 Verilog 代码实现各种逻辑门
+4. 进行仿真验证
+5. 下载到 FPGA 板进行硬件验证
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+## 预期结果
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+通过本实验，学生应该能够：
+- 理解基本逻辑门的真值表
+- 掌握 Verilog 代码的基本语法
+- 学会使用 FPGA 开发工具进行仿真
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+## 注意事项
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+- 确保输入信号的电平正确
+- 注意时序的约束
+- 验证结果时要仔细对比真值表

server/exam/EXP002/doc.md

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+# 实验002：组合逻辑电路设计
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+## 实验目的
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+本实验旨在让学生学习如何设计和实现复杂的组合逻辑电路，掌握多个逻辑门的组合使用。
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+## 实验内容
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+### 1. 半加器设计
+设计一个半加器电路，实现两个一位二进制数的加法运算。
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+### 2. 全加器设计
+在半加器的基础上，设计全加器电路，考虑进位输入。
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+### 3. 编码器和译码器
+实现简单的编码器和译码器电路。
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+## 实验要求
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+1. 使用 Verilog HDL 编写代码
+2. 绘制逻辑电路图
+3. 编写测试用例验证功能
+4. 分析电路的延时特性
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+## 评估标准
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+- 电路功能正确性 (40%)
+- 代码质量和规范性 (30%)  
+- 测试覆盖率 (20%)
+- 实验报告 (10%)
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+## 参考资料
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+- 数字逻辑设计教材第3-4章
+- Verilog HDL 语法参考手册